Timing-Kalibrierung für chipinterne Verdrahtung

Eine Ausfuhrungsform legt eine Timingkalibrierungstechnik fur chipinterne quellsynchrone auf komplementarem Metall-Oxid-Halbleiter-(CMOS)-Repeater basierende Verdrahtung dar. Zwei Ubergangsmuster mogen appliziert werden, um die Verzogerung eines chipinternen Daten- oder Taktdrahtes zu kalibrieren. Eine Kalibrierungslogik ist dazu konfiguriert, die Ubergangsmuster zu applizieren und dann die Verzogerungen der Takt- und Datendrahte zu trimmen basierend auf erfassten Kalibrierungsmustern. Das Trimmen justiert die Verzogerungen der Takt- und Datendrahte unter Verwendung einer konfigurierbaren Verzogerungsschaltung. Timing-Fehler mogen von Ubersprechen, stromversorgungsinduziertem Jitter (PSIJ) oder Draht-Verzogerungsvariationen, aufgrund von Fehlanpassung von Transistor und Drahtmetallisation, verursacht werden. Chipausbeute mag verbessert werden durch Reduzieren des Vorkommens von Timing-Fehlern, die auf fehlangepasste Verzogerungen zwischen unterschiedlichen Drahten einer chipinternen Verdrahtung zuruckzufuhren sind.