一种新型分段延时型DPWM的设计与实现

文章提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的分段延时型数字脉宽调制模块(digital pulse width modulator,DPWM),将二进制的输入信号分成3段,分别分配给计数器、相移电路和快速进位链,以产生精度不同的3段延时叠加,从而形成高时间分辨率的脉宽调制(pulse width modula-tor,PWM)信号;分析了在相移电路中潜在的时序与逻辑错误,设计新型的相移电路解决上述问题.此外,利用加法器进位延时综合成为快速进位链,在提高时间分辨率的同时减少所占用的资源.通过Altera Cyclone Ⅳ系列FPGA板测试表明,在14 bit位宽、156 MHz工作频率下,该文设计的DPWM时间分辨率达到50 ps,线性度大于99.2％.