一款可综合全数字锁相环设计与分析
Computer Engineering and Science（2015）
摘要
全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题.在纳米工艺下,单级反相器的最小延时已经达到10 ps以内,大大改善了全数字锁相环的抖动性能.提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析.该结构完全采用标准单元设计,最高频率可达到2.4 GHz,抖动性能达到ps级别.
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