一种基于FPGA的E1数字传输分析仪成解帧实现方法

本文提出了一种基于FPGA的E1数字传输分析仪成解帧的实现方法,分析了E1帧结构,设计了基于FPGA的E1基本帧、复帧同步检测和CRC-4算法电路,完成了E1成解帧器的RTL(Register Transfer Level)级描述,利用ModelSim软件进行了仿真验证,并在飓风系列(Cyclone)FPGA上进行了硬件实现和工业验证,结果表明该方法可实现对各种E1设备帧结构、帧错误和帧告警的检测统计,并通过了工业和信息化部通信计量中心的校准。